Iam karthik,doing my masters in VLS

Iam karthik,doing my masters in VLSI DESIGN ,i found my interest in system level design and i wish to do project in systemcTLM based simulation.As a starter ,learning systemC language and i want to learn how systemc TLM differ by verilog,VHDL and other languages by results.i.e by simulation...kindly guide me regarding by suggesting some projects or papers in these domains..



keywords:co-simulation,systemc based simulations..

Результаты (русский) 1:

IAM karthik, делать моего мастера в СБИС дизайна, я обнаружил, что мой интерес к системе уровень дизайна и я хотел бы проект в systemcTLM на основе моделирования. Как для начинающих, изучение языка systemC и я хочу узнать как systemc TLM отличаются verilog, VHDL и другие языки, results.i.e, моделирование... Пожалуйста, руководство меня, предлагая некоторые проекты или документов в этих областях в отношении...Ключевые слова: co-моделирование, моделирование на основе языка systemc...

Результаты (русский) 2:

Ям Karthik, делая мои мастеров в СБИС, я нашел свой ​​интерес к дизайну уровня системы и я хочу сделать проект в systemcTLM на основе simulation.As стартер, изучения языка SystemC и я хочу, чтобы узнать, как SystemC TLM отличаются Verilog, VHDL и Другие языки по results.ie по моделированию ... любезно наставит меня о предлагая некоторые проекты или документы в этих областях .. ключевые слова: сотрудничество моделирование, моделирование на основе SystemC ..

Результаты (русский) 3:

я karthik, делает мои хозяева в компании дизайна, я нашел мой интерес в системном уровне дизайн, и я хотел бы сделать проект в systemctlm на основе моделирования. для обучения SystemCLanguage язык, и я хочу узнать, как SystemCLanguage TLM отличаются VerilogLanguage, VHDL и другие языки результаты. именно путем имитации. просьба направить меня в отношении к о том, какие - то проекты или документы в этих областях.



ключевые слова:CO моделирования, SystemCLanguage на основе моделирования.