Abstract—In this paper, a simplifie

Abstract—In this paper, a simplified message passing
algorithm for decoding Low-Density Parity-Check (LDPC)
codes is proposed with a view to reduce the implementation
complexity. The algorithm is based on simple hard-decision
decoding techniques while utilizing the advantages of soft
channel information to improve decoder performance. It
has been validated through simulation using LDPC code
compliant with Wireless Local Area Network (WLAN –
IEEE 802.11n) standard. The results show that the
proposed algorithm can achieve significant improvement in
bit error rate (BER) performance and average decoding
iterations compared to fully hard-decision based decoding
algorithms. The proposed algorithm has been implemented
and tested on Xilinx Virtex 5 FPGA. With significantly
reduced hardware resources, the implemented decoder can
achieve an average throughput of ~16.2 Gbps with a BER
performance of 10-5 at an Eb/No
of 6.25 dB.
Index Terms—Digital communication, error correction
coding, logic design, field programmable gate array

Результаты (русский) 1:

Абстрактные — в настоящем документе, упрощенной передачи сообщенийАлгоритм декодирования липопротеидов низкой-четности (LDPC)коды, предлагается с целью уменьшить осуществлениясложности. Алгоритм основан на простой жесткий решениедекодирование методов во время использования преимущества мягкойинформации о канале для повышения производительности декодер. Этоподтверждена путем моделирования с помощью LDPC кодсовместимый с беспроводной локальной сети (WLAN –IEEE 802.11n) стандарт. Результаты показывают, чтопредложенный алгоритм можно добиться существенного улучшенияBit ошибок (BER) скорости и средняя декодированиеитерации по сравнению с полностью жесткий решение на основе декодированияалгоритмы. Предложенный алгоритм реализовани испытан на 5 FPGA фирмы Xilinx Virtex. С значительноснижение аппаратные ресурсы, реализованный декодер можетсредняя пропускная способность ~16.2 Гбит/с с Берпроизводительность 10-5 на Eb/нет 6.25 дБ.Индекс условий — цифровой связи, исправление ошибоккодирование, логика дизайн поля программируемый вентильная матрица

Результаты (русский) 2:

Аннотация В данной работе, упростить передачу сообщений
алгоритм декодирования четности (LDPC) низкой плотности
коды предлагается с целью снижения реализации
сложность. Алгоритм основан на простых жесткого решения
декодирования методов, а используя преимущества мягкой
информации канала, чтобы повысить производительность декодера. Это
была утверждена с помощью моделирования, используя LDPC код
совместимый с беспроводной локальной сети (WLAN -
IEEE 802.11n) стандарт. Результаты показывают, что
предложенный алгоритм может обеспечить существенное улучшение
скорости немного ошибок (BER) производительность и средняя декодирования
итераций по сравнению с полностью жесткого решения на основе декодирования
алгоритмов. Предложенный алгоритм был реализован
и протестирован на Xilinx Virtex 5 FPGA. С значительно
сниженным аппаратных ресурсов, реализованы декодер может
достичь средней пропускной способности 16,2 Гбит ~ с BER
производительности 10-5 на Eb / Нет
6,25 дБ.
Указатель Условия-цифровой связи, коррекции ошибок
кодирования, логического проектирования, программируемой вентильная матрица

Результаты (русский) 3:

Резюме в настоящем документе, упростить сообщение декодирования низкая плотность контроль четности, алгоритм, с помощью

код для осуществления программ уменьшения сложности
.алгоритм основывается на простой жесткие решения декодирования технологии с помощью мягкой

одновременно преимущества декодирования канал информации, повышения производительности.это уже с помощью кодексов,

моделированияВ соответствии с беспроводной локальной сети (WLAN –
ieee 802.11n), стандарт.Результаты показывают, что алгоритм может достичь

немного ошибки (-) свойства существенно улучшилось, в среднем
итеративный декодирования в более полной мере, жесткие решения декодирования
алгоритм.алгоритм реализации и испытания уже
xilinx virtex 5 FPGA.Очевидно,
сокращение ресурсов для реализации оборудования
декодер может достичь 10 - 5 Гбит / С - в 16,2 EB Бер

/ не 6.25 децибел средняя производительность.

индекс цифровой связи, исправления ошибок кодирования, логика, дизайн, программируемые пользователем вентильные матрицы